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下表是某優(yōu)先編碼器的真值表。 ①請用Verilog實現(xiàn)此優(yōu)先編碼器

輸入描述:

①輸入描述：input      [8:0]         I_n

輸出描述:

①輸出描述：output reg [3:0]         Y_n