在數(shù)字芯片設(shè)計(jì)中，通常把完成特定功能且相對(duì)獨(dú)立的代碼編寫成子模塊，在需要的時(shí)候再在主模塊中例化使用，以提高代碼的可復(fù)用性和設(shè)計(jì)的層次性，方便后續(xù)的修改。 請(qǐng)編寫一個(gè)子模塊，將輸入兩個(gè)8bit位寬的變量data_a,data_b，并輸出data_a,data_b之中較小的數(shù)。并在主模塊中例化，實(shí)現(xiàn)輸出三個(gè)8bit輸入信號(hào)的最小值的功能。 子模塊的信號(hào)接口圖如下： 主模塊的信號(hào)接口圖如下： 使用Verilog HDL實(shí)現(xiàn)以上功能并編寫testbench驗(yàn)證。
輸入描述:
clk：系統(tǒng)時(shí)鐘rst_n：異步復(fù)位信號(hào)，低電平有效a,b,c：8bit位寬的無符號(hào)數(shù)
輸出描述:
d：8bit位寬的無符號(hào)數(shù)，表示a,b,c中的最小值
加載中...