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2024-10-25 16:05

已編輯

#研究所筆面經(jīng)互助# base:本碩電專，一篇中科院二區(qū)論文和一篇專利，拿了今年的國家獎學(xué)金，項目基本都是研究所項目。下面是投的研究所，實際就投了兩家：研究所：38所，暑期夏令營，oc，給的是誠意滿滿。面的是分系統(tǒng)，面試體驗很好。面試主要介紹項目，然后面試官詢問算法是使用hls還是使用verilog寫的。然后又問了項目的芯片型號，dsp,bram,lut使用率，時鐘頻率。接著問了下主時鐘時序約束， io  delay。最后我簡單說了下單bit和多bit的跨時鐘域處理方法。領(lǐng)導(dǎo)還是很有水平的，向我說明了時序約束的必要性和高速接口是必要懂的，進(jìn)里面對于pcie接口不能直接調(diào)用xdma核，要用自己寫的例化模塊。又問了在里面干了快兩年的師兄，了解了所里一些情況，還可以。對于本地人來說，他就是我非常好的選擇了，后續(xù)應(yīng)該會和他直接簽三方。本來秋招可以就此結(jié)束了，但想著正好可以趁著秋招好好體驗不同企業(yè)的面試，就繼續(xù)投了。14所：本想感受其它研究所面試體驗，實際面試讓我破大防。線下面試，實際面試時間比預(yù)約的時間晚了快一個小時，體驗極差。對你論文和項目一點都不感興趣，直接看你本科成績，看不是保研的，基本對你不感興趣，簡單自我介紹后，然后就是問我為什么不投本地研究所要投他們。最后反問，沒什么問的，不到5分鐘面試結(jié)束。這讓我深深感嘆，可能很多研究所就是學(xué)歷廠，他們是不會問專業(yè)的問題的。決定后面不再投研究所，主攻私企 。私企：因為一直在給老師干項目，錯過了提前批，9月份才開始投私企。華子：簡歷發(fā)給hr，先積累經(jīng)驗再開始面華子。中興：筆試全選擇題，比較簡單，目前在用人部門匹配流程中。?？乒怆姡汗P試就多道選擇題和一道編程題，編程題就是米利狀態(tài)機，較為簡單。諾瓦星云：六道編程大題，txt編寫verilog，就問你怕不怕。第一次感受到私企的錢不是那么好拿。簡歷篩選：美亞光電，禾賽科技，?？低?，聯(lián)影醫(yī)療上海，經(jīng)緯恒潤簡歷掛：速騰聚創(chuàng)初篩，大疆復(fù)篩掛，聯(lián)影醫(yī)療武漢掛，拒：匯川（當(dāng)時不想做測評，直接拒了）更新：byd ic崗oc，開的很有誠意，但在深圳拒了；長鑫存儲驗證設(shè)計一面掛；中科光電泡池子

比亞迪開獎83人在聊

查看5道真題和解析研究所筆面經(jīng)互助

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2024-08-09 15:32

門頭溝學(xué)院 FPGA工程師

題解 | #交通燈#

`timescale 1ns/1ns module triffic_light ( input rst_n, //異位復(fù)位信號，低電平有效 input clk, //時鐘信號 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); parameter CNT_MAX=75; parameter CNT_RED=10; parameter CNT_YEL...

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2024-08-08 17:10

門頭溝學(xué)院 FPGA工程師

題解 | #數(shù)據(jù)串轉(zhuǎn)并電路#

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] cnt; reg valid_b_reg; reg [5:0] data_b_reg; always@(posedge clk or negedge rst_n)begi...

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2023-11-16 19:26

門頭溝學(xué)院 FPGA工程師

題解 | #任意奇數(shù)倍時鐘分頻#

`timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); parameter CNT_WIDTH = $clog2(dividor); reg [CNT_WIDTH+1:0]cnt; always@(posedge clk_in or negedge rst_n or negedge clk_in ) begin if(!rst_n)cnt<=0; else begin if(cnt==2*dividor...

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2023-11-16 15:58

門頭溝學(xué)院 FPGA工程師

題解 | #狀態(tài)機與時鐘分頻#

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// parameter s0=4'b1000,s1=4'b0100,s2=4'b0010,s3=4'b0001; reg[3:0]cs,ns; always@(posedge clk or negedge rst)begin if(!rst)cs<=s0; else cs<=ns; end always@(*)begin ...

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2023-11-16 15:35

門頭溝學(xué)院 FPGA工程師

題解 | #乘法與位運算#

`timescale 1ns/1ns module dajiang13( input [7:0] A, output [15:0] B ); //*************code***********// wire[15:0]C; assign C=A; assign B=(C<<7)+(C<<6)+(C<<5)+(C<<4)+(C<<3)+(C<<1)+C;//注意符號運算級 //*************code***********// endmodule

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2023-11-16 11:20

門頭溝學(xué)院 FPGA工程師

題解 | #自動售賣機#

`timescale 1ns/1ns module sale( input clk , input rst_n , input sel ,//sel=0,5$dranks,sel=1,10&=$drinks input [1:0] din ,//din=1,input 5$,din=2,input 10$ output reg [1:0] drinks_out,//drinks_out=1,output 5$ drinks,d...

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2023-10-07 16:25

門頭溝學(xué)院 FPGA工程師

題解 | #交通燈#

`timescale 1ns/1ns module triffic_light ( input rst_n, //異位復(fù)位信號，低電平有效 input clk, //時鐘信號 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); reg[7:0]cnt0; reg[1:0]cs,ns; parameter Idle=0,Red=1,Yellow=2,...

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2023-10-07 14:49

門頭溝學(xué)院 FPGA工程師

題解 | #游戲機計費程序#

`timescale 1ns/1ns module game_count ( input rst_n, //異位復(fù)位信號，低電平有效 input clk, //時鐘信號 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); always@(posedge clk or negedge rst_n)begin if(!rst_n) rem...

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2023-09-28 15:43

門頭溝學(xué)院 FPGA工程師

題解 | #Johnson Counter#

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); reg shift_en; always@(posedge clk or negedge rst_n)begin if(!rst_n)shift_en<=0; else if(Q==4'b0001)shift_en<=0;//shift_en低電平為右移1 else if(Q==4'b1110)s...

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2023-09-27 17:31

門頭溝學(xué)院 FPGA工程師

題解 | #RAM的簡單實現(xiàn)#

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] mem [0:7]; integer i; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin for(i=0...

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2023-09-21 17:27

門頭溝學(xué)院 FPGA工程師

題解 | #任意小數(shù)分頻#

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9時鐘切換點 parameter div_e = 5'd8; //偶數(shù)周期 parameter div_o = 5'd9; //奇數(shù)周期 //*************code***********// //為實現(xiàn)8.7倍分頻，可用10個clock_out的總周期等于87個clk_in //前3個...

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2023-09-21 16:40

門頭溝學(xué)院 FPGA工程師

題解 | #任意小數(shù)分頻#

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2023-09-21 15:26

門頭溝學(xué)院 FPGA工程師

題解 | #無占空比要去的奇數(shù)分頻#

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg clk_out5_reg; reg[2:0]cnt; always@(posedge clk_in or negedge rst)begin if(!rst)begin cnt<=0; end else if(cnt==3'd4)...

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2023-09-21 11:14

門頭溝學(xué)院 FPGA工程師

題解 | #占空比50%的奇數(shù)分頻#

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg clk_out7_reg; reg [2:0]cnt; always@(posedge clk_in or negedge rst or negedge clk_in)begin if(!rst)cnt<=0; else begin ...

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