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#牛客在線求職答疑中心# 主管面掛了會影響秋招嗎？

用狀態(tài)機來做 `timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7; reg [2:0] state,nextstate; always@(posedge clk or negedge rst_n) if(!rst_n) state&lt...

用計數(shù)器來做 當data_en=1時開始計數(shù)，當計數(shù)3次時，將輸入數(shù)據(jù)data_in在clk_a時鐘域內傳遞給臨時存儲器data，然后再clk_b的時鐘域內將臨時存儲器data的值傳遞給輸出dataout `timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ...

看了其他的題解發(fā)現(xiàn)沒人用全等號（===）來做的，我來寫一個題解，答案如下： `timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg q; always@(posedge clk or negedge rst_n)begin if(!rst_n) begin rise <= 0; down <= 0; q<=0;end else q<=a; ...

1?？紤]本題優(yōu)先編碼器真值表中由0出現(xiàn)的位置來給出輸出結果Y的值； 2.由于module里面Y_n為reg類型所以用時序邏輯電路設計； 3.有三種方法可以滿足設計要求：一.用case語句；二.用if語句；三.用條件賦值語句； 由于case語句和if語句方法已有給出答案，這里我用條件賦值語句來做，答案如下： always @(*) Y_n=(I_n[8]==0)?4'b0110: ( (I_n[7]==0)?4'b0111: ( (I_n[6]==0)?4'b1000: ( (I_n[5]==0)?4'b1001: ( (I_n[4]==0)?4'b1010: ( (I...