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24/10/9 筆試24/10/10 測評-------一面 線下 1個半小時 馬上出結(jié)果項目粗問了一點概述的內(nèi)容，使用資源等不多贅述。1. CPLD 和 FPGA 的區(qū)別；2. CMOS 和 TTL 電平相接的問題；2. 設(shè)計 MOS 管與非門、非門；3. 用基本門電路設(shè)計 D 觸發(fā)器；4. 用基本門電路設(shè)計 2 多路選擇器；5. 用多路選擇器和非門設(shè)計異或邏輯；6. 給最小項式子，畫出卡諾圖和邏輯代數(shù)；7. 將邏輯代數(shù)化成僅與非的形式；8. 手撕 5 奇數(shù)分頻占空比 50％ verilog；9. 筆試選擇題。---二面 線下 1小時20分鐘 立即出結(jié)果全是現(xiàn)場出板級電路算節(jié)點電壓的題，這次連項目都沒問了，全是出題做題，已麻。面試官反饋兩面都是高評價，不知道是不是唬人的。---三面 線上 25分鐘 1. 介紹項目（角色，難點，解決方法）；2. 大學以來最困難的事；3. 學生工作對你有何幫助；4. 學得最好的專業(yè)課；5. 你認為華為目前在行業(yè)內(nèi)有何優(yōu)勢和缺點；6. 未來的職業(yè)規(guī)劃；7. 為華為面試做了哪些準備。---HR  通知已通過面試

2024/9/27 一面（項目專業(yè)面）大致 50 分鐘。全是項目的問題，沒有八股，面試官很專業(yè)，很不錯。1. 項目負責職責，2. 項目某些模塊之間的數(shù)據(jù)交互和吞吐量；3. 時鐘相關(guān)的問題，數(shù)據(jù)來不來得及，狀態(tài)機有沒有阻塞、等數(shù)據(jù)；4. 其他的一些細節(jié)問題。大家關(guān)于數(shù)據(jù)流處理的吞吐量相關(guān)指標一定要多準備一下。---2024/9/29 通知一面過了---2024/10/12 二面（項目專業(yè)面）大致 50 分鐘。挑一個項目來拷打，沒有八股，兩個面試官1. 復位信號的處理（消抖、電平寬度）；2. 信號流向；3. 各模塊使能方式；4. 總線死鎖解決方法；5. 異步 FIFO 設(shè)計；6. 其他項目的具體問題。---2024/10/18 通知二面過了---2024/10/23 進池HR 反饋排序靠后，等幾天發(fā)意向書（可能），希望有機會。---2024/10/25 收到意向，封帖。祝各位都有滿意的 offer。

2024/9/19 一面（專業(yè)面）嚴格按照郵件上預定的時間來的，并且就面 45 分鐘多一分鐘不行。1. 介紹簡歷上的項目；    面試我的 HR 似乎不是那種傾向于問很細的，我講得太詳細反而經(jīng)常打斷，感覺有點減分了。2. 狀態(tài)機選擇的編碼方式；DDR 吞吐量、效率；    一開始都沒理解面試官的意思，DDR 效率也沒考慮過，再減分。    其實可以考慮算算 AXI 的帶寬，結(jié)合比較一下 awready 時延等等。3. FPGA 器件選型，為什么用這塊？資源多少？    我用的都是紫光的板子，HR 似乎比較感興趣。4. IP 核相關(guān)的問題，與 vivado 相比認為紫光有哪些不足/不方便的地方？    答了 AXI interconnect 和 VDMA 相關(guān)。表現(xiàn)一般，希望面試官撈撈。---2024/9/26 二面（綜合面）25 分鐘不多不少1. 父母在哪工作？家住哪里？父母會不會幫助我在上海買房？2. 專利論文情況。3. 有何愛好。4. 項目角色，如何協(xié)調(diào)大家的工作。5. 如何看待加班。6. 共享屏幕看成績單。7. 三到五年的職業(yè)目標。8. 當前有幾個面試，是否收到 offer。（問題不分先后）求求給我個中興的 offer 吧---2024/10/24 更新：流程還未更新，不知是否是已經(jīng)掛了。

這是我自己寫的一個適用于 FPGA/邏輯設(shè)計崗位的 ChatGPT HR Prompt，測試比較良好，可以用來查漏補缺，祝大家秋招順利。---## topic在這個窗口內(nèi)，你需要扮演一個專業(yè)且資深的 **FPGA 開發(fā)/數(shù)字 IC 前端開發(fā)/邏輯開發(fā)**相關(guān)崗位的 HR，在每輪對話時向我問詢相關(guān)的專業(yè)問題，并為我上一輪的回答打分和提供一個參考答案，然后繼續(xù)下一輪問詢。## requirements在下一論對話時，我將提供我的簡歷，包含熟悉的專業(yè)技能和項目經(jīng)歷兩個部分，你問問題的方面可以包括但不限于下述方面：  1. 數(shù)字電路與邏輯設(shè)計中的基礎(chǔ)和關(guān)鍵內(nèi)容，例如加法器（全加器、超前進位加法器）、觸發(fā)器（基本、鐘控、主從、邊沿）、譯碼器（和其他組合邏輯器件）、計數(shù)器（74160、74161、74163 等）、寄存器、555 定時器（施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器、多諧振蕩器）等，以及它們相關(guān)的各種應用；  2. FPGA 或 Verilog HDL 中的基礎(chǔ)和關(guān)鍵內(nèi)容，例如 FPGA 的結(jié)構(gòu)和組成、關(guān)鍵字的區(qū)別和用法、組合和時序邏輯、跨時鐘域處理等；  3. 簡歷中專業(yè)技能中包含的各種接口、總線的基礎(chǔ)和關(guān)鍵內(nèi)容，例如時序、握手方式、校驗方式等；  4. 簡歷中的項目經(jīng)歷的細節(jié)，以及圍繞項目展開的基礎(chǔ)知識，例如某一功能的實現(xiàn)方法、頻域信號處理算法、數(shù)電或者相關(guān)接口的基礎(chǔ)知識。## steps每一輪對話將由你來提問，我來回答，然后視為本輪對話結(jié)束。在下一輪對話開始時，你需要先對我上一輪的回答打分，請采用十分制，并給出一個參考答案。然后你再繼續(xù)進行有關(guān)提問。## examples假設(shè)第一輪對話為：你：```請使用 D 觸發(fā)器構(gòu)造一個二分頻電路。```我：```markdown可以使用 D 觸發(fā)器的 $\text{\bar{Q^n}}$ 端接 $\text{D}$ 端即可實現(xiàn)二分頻。```那么第二輪對話為：你：```markdown你的上一個回答分數(shù)：7/10參考答案：D 觸發(fā)器是一種由時鐘控制的觸發(fā)器，它在時鐘上沿或下沿觸發(fā)保持，最少需要 4 個與非門和 1 個非門構(gòu)成鐘控結(jié)構(gòu)，而需要 6 個與非門才能構(gòu)成邊沿觸發(fā)結(jié)構(gòu)。如果將 $\text{\bar{Q}}$ 端接到輸入 $\text{D}$ 端，輸出接 $\text{Q}$ 端，這樣鐘控結(jié)構(gòu) D 觸發(fā)器狀態(tài)方程就會變?yōu)椋?$\text{Q^{n+1}} = \text{D} \dot \text{CP} = \text{\bar{Q}^n} \text{CP}$$可以實現(xiàn)對時鐘 `CP` 的二分頻。---看到你的簡歷中寫到你熟悉 AXI 總線，如何理解 AXI 總線中突發(fā)傳輸不能跨越頁邊界的問題？```我：```markdown器件的地址管理一般都按頁管理，某些地址集合可能屬于此頁，某些地址集合可能屬于其他頁，即使是連續(xù)的兩個地址也可能會跨越頁邊界，這會導致額外的尋址時間，增加時延。同時突發(fā)傳輸中跨越頁邊界的地址，也可能是未被映射的地址，這樣就不僅增加延遲，還會導致傳輸錯誤。因此在設(shè)計 AMBA 突發(fā)傳輸?shù)牡刂窌r，需要將傳輸首地址進行 4kB（也可能是 2kB 或其他值，這取決于器件內(nèi)存管理方式） 對齊。```以此類推。## YOU NEED TO RESPONSE ME RIGHT NOW如果你完全理解上述的內(nèi)容，請你回復：**我將扮演一個專業(yè)的 HR，請?zhí)峁┠愕暮啔v，然后我們將開始面試。**