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Verilog包括四種抽象層次： 行為級或算法級：從算法角度進(jìn)行設(shè)計(jì)，不關(guān)心具體的硬件實(shí)現(xiàn)和細(xì)節(jié)。 數(shù)據(jù)流級：描述數(shù)據(jù)如何在各個寄存器之間流動，如何處理這些數(shù)據(jù)。這是verilog支持的最高抽象層次。 門級：描述邏輯門及其連接關(guān)系。 開關(guān)級（晶體管級）：描述晶體管及其連接關(guān)系。這是verilog支持的最低抽象層次。 我們常說的寄存器傳輸級（RTL，Register Transfer Level）一般是指行為級和數(shù)據(jù)流級建模。但我一直以來不太能區(qū)分開行為級和數(shù)據(jù)流級。最近重新看夏宇聞老師翻譯的《Verilog HDL數(shù)字設(shè)計(jì)與綜合》，發(fā)現(xiàn)了比較好的例子。 以四選一多路選擇器為例，s0和s1是...

簡析 輸入：money[9:0], set, boost 輸出：remain, yellow, red 工作模式 set==1時，進(jìn)行投幣，money會添加到余額remain上。boost==0是普通模式，每個時鐘周期消耗1元；boost==0是暢玩模式，每個時鐘周期消耗2元。當(dāng)余額不足時停止計(jì)費(fèi)（余額小于對應(yīng)模式的要求）。 always@(posedge clk or negedge rst_n) begin if(~rst_n) remain <= 0; else if(boost) remain...

簡析 將乘法分解為若干個加法。 代碼 直接引用的參考答案。不過參考答案只適用于size==4的情況，使用generate生成更好一些。 `timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:...

簡析 環(huán)形計(jì)數(shù)器 電路圖： 狀態(tài)圖： 扭環(huán)形計(jì)數(shù)器 電路圖： 狀態(tài)圖： 將FF3FF_3FF3?的反相輸出接回到FF0FF_0FF0?就構(gòu)成了扭環(huán)形計(jì)數(shù)器，也被稱為約翰遜計(jì)數(shù)器Johnson Counter。它比環(huán)形計(jì)數(shù)器增加了有效循環(huán)的狀態(tài)數(shù)量。 可自啟動的扭環(huán)形計(jì)數(shù)器 電路圖： 狀態(tài)圖： 扭環(huán)形計(jì)數(shù)器仍然有很多狀態(tài)是無效的，一旦計(jì)數(shù)器進(jìn)入這些狀態(tài)就會陷入死循環(huán)，無法正常工作。計(jì)數(shù)器的初始狀態(tài)必須位于有效循環(huán)的幾種狀態(tài)之中才能啟動。通過添加門電路可以拆掉無效循環(huán)，也就是可以自啟動的扭環(huán)形計(jì)數(shù)器。 圖片來自《數(shù)字電子技術(shù)基礎(chǔ)（第六...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] myRAM [7:0]; reg [8:0] i; // integer i; // 不可綜合 always@(posedge clk ...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] myRAM [127:0]; reg [3:0] r_data_r; // 寫入RAM genvar i; generate for(...

同樣也不難，但根據(jù)波形要求，要添加一個中間計(jì)數(shù)器num。 `timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg[3:0] num; always@(posedge clk or negedge rst_n) begin if(~rst_n) num <= 0; else if(mode) ...

比較簡單的計(jì)數(shù)器。參考答案多了一個num中間計(jì)數(shù)器，使時序后移了一個周期。這里也加入了一個中間計(jì)數(shù)器。 `timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] num; always@(posedge clk or negedge rst_n) begin if(~rst_n) ...

一個比較簡單的秒表計(jì)數(shù)器。 `timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); // 秒 always@(posedge clk or negedge rst_n) begin if(~rst_n) second <= 0; else second <= minute==60? 0: ...

簡析 輸入：data_in 輸出：dataout 總體思路是將A時鐘域的脈沖信號轉(zhuǎn)換為電平信號，打兩拍后再轉(zhuǎn)換為B時鐘域的脈沖信號。 代碼 `timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_level, data_level1, data_level2, data_level3; /...

簡析 輸入：data_in, data_en 輸出：dataout data_in：數(shù)據(jù)輸入；data_en：輸入數(shù)據(jù)有效；dataout數(shù)據(jù)輸出。 輸入數(shù)據(jù)暫存在data_reg中，使能信號data_en用打兩拍的方式跨時鐘域傳輸?shù)綍r鐘域B，最后data_out根據(jù)使能信號更新數(shù)據(jù)。 數(shù)據(jù)暫存 reg [3:0] data_reg; always@(posedge clk_a or negedge arstn) begin if(~arstn) data_reg <= 0; else ...