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簡析 輸入：valid_in , data_in[7:0] 輸出：valid_out, data_out[11:0] 注意，題目給出的波形圖是data_lock不是data_in。但可以大概推斷出輸入輸出的關(guān)系。 首先設(shè)置數(shù)據(jù)暫存器data_lock，每次都存入有效的輸入數(shù)據(jù)。 reg [7:0] data_lock; always@(posedge clk or negedge rst_n) begin if(~rst_n) data_lock <= 0; else data_lock <= valid_in? data_in: da...

簡析 輸入：valid_in , data_in[7:0] 輸出：valid_out, data_out[15:0] 將兩個有效的輸入數(shù)據(jù)拼接并輸出。 由于只用處理兩個有效數(shù)據(jù)，所以將第一個有效數(shù)據(jù)暫存，然后第二個有效數(shù)據(jù)輸入后，拼接起來就可以得到輸出。 首先設(shè)置數(shù)據(jù)暫存器data_r，暫存第一個有效數(shù)據(jù)。 reg [7:0] data_r; always@(posedge clk or negedge rst_n) begin if(~rst_n) data_r <= 0; else data_r <= valid_in&...

簡析 輸入：data_in[7:0] , valid_a, ready_b 輸出：data_out[9:0], ready_a, valid_b 數(shù)據(jù)端口：輸入數(shù)據(jù)data_in，輸出數(shù)據(jù)data_out； 上游握手信號：上游輸入的數(shù)據(jù)是否有效valid_a，向上游發(fā)送本模塊是否準(zhǔn)備好接受ready_a； 下游握手信號：本模塊輸出的數(shù)據(jù)是否有效valid_b，下游是否準(zhǔn)備好接受ready_b。 首先設(shè)置一個計數(shù)器cnt用來指示有效數(shù)據(jù)的數(shù)量。cnt應(yīng)只在輸入有效且模塊當(dāng)前可以接收數(shù)據(jù)的狀態(tài)工作。 reg [1:0] cnt; always@(posedge clk or negedge r...

簡析 輸入信號：valid_a, data_a 輸出信號：ready_a，valid_b，data_b valid_a信號拉高時，輸入有效，并且每接收到6個有效數(shù)據(jù)才更新一次輸出。所以首先設(shè)置一個數(shù)據(jù)移位寄存器data_r。從題目給的波形圖可以看出，移位寄存器應(yīng)是右移的。 reg [5:0] data_r; always@(posedge clk or negedge rst_n) begin if(~rst_n) data_r <= 6'b0; else data_r <= valid_a&&ready_a? {data...

簡析 這道題比較難，想了很久才寫出滿意的程序。首先，方波的周期是20，鋸齒波的周期是21，三角波的周期是40，且wave的最大值是20。題目沒有明確告知，我是從其他人的題解中知道的。下面分別分析一下三種波形如何產(chǎn)生。 方波 方波模式需注意wave在什么時候翻轉(zhuǎn)。設(shè)置一個計數(shù)器cnt，計數(shù)范圍是0-19。該計數(shù)器僅在方波模式也就是wave_choise==0時工作。 // 僅在方波模式工作的計數(shù)器 always@(posedge clk or negedge rst_n) begin if(~rst_n) cnt <= 0; else cnt &lt...

本質(zhì)上和輸入序列連續(xù)的序列檢測，當(dāng)data_valid信號有效時，移位寄存器data_r再進(jìn)行移位即可。 本題的題目要求和Testbench有不相符的地方。題目中要求match在序列匹配的下一個周期拉高，如上圖。而Testbench則是在序列匹配的同周期拉高。下面的代碼中，被注釋掉的部分是符合題目要求的match，沒有注釋的是符合Testbench的match。 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg mat...

2022-4-1：才注意到題目要求使用狀態(tài)機(jī)完成，所以補(bǔ)充了狀態(tài)機(jī)代碼。此外，之前的移位寄存器方法我也誤以為是右移的，也做了修正。并且Testbench中match和not_match信號好像比題目要求的提前了一個周期。不過之前錯誤的方法居然通過了測試。希望?？湍芴峁└暾臏y試波形供大家調(diào)試。 狀態(tài)機(jī) 波形圖 狀態(tài)轉(zhuǎn)移圖 本程序的狀態(tài)機(jī)在基本的三段式狀態(tài)機(jī)上加入了計數(shù)器cnt，并使用cnt對狀態(tài)轉(zhuǎn)移進(jìn)行約束，以確保正常工作時，狀態(tài)機(jī)每6個周期循環(huán)一次。其中FAIL狀態(tài)僅在計數(shù)器cnt==6時才會切換到別的狀態(tài)，match和not_match也僅在cnt==6時才進(jìn)行更新； ZERO...

思路同輸入序列連續(xù)的序列檢測，既可以用移位寄存器，又可以用狀態(tài)機(jī)。 代碼 移位寄存器 module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] a_r; always@(posedge clk or negedge rst_n) begin if(~rst_n) match <= 1'b0; else match <= (a_r[2:0] == 3'b...

簡析 序列檢測問題可以用移位寄存器，也可以使用狀態(tài)機(jī)。 移位寄存器方法比較簡單。設(shè)置一個和序列等長的寄存器，每個時鐘都將輸入移入寄存器的最低位，并判斷寄存器中的值是否與序列相同。 狀態(tài)機(jī)方法較為麻煩些。設(shè)置若干個狀態(tài)（一般是序列長度+1個狀態(tài)），然后每個時鐘根據(jù)新的輸入以及當(dāng)前狀態(tài)判斷下一狀態(tài)。 代碼 移位寄存器 module sequence_detect( input clk, input rst_n, input a, output reg match ); reg[7:0] a_r; always@(posedge clk or negedge rst_n) begin...

這是一個比較標(biāo)準(zhǔn)的狀態(tài)機(jī)題目。 module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] state, nstate; reg Y_r; // 當(dāng)前狀態(tài)切換，時序邏輯 always@(posedge clk or negedge rst_n) begin if(~rst_n) ...